TSMC、2030年までに1nm製品の製造へ 32
ストーリー by nagazou
1nm 部門より
1nm 部門より
TSMCは、2023年12月に開催された「IEDM 2023」で、2nm、1.4nm、1nm各世代の製造プロセスの技術ロードマップを発表した。同社は2030年までに1nm世代の半導体製造を開始する計画を立てており、2030年までに技術面や財務上の課題を克服することが可能だとしている（EE Times Japan）。
TSMCは、2023年7月に台湾・新竹市に研究開発センターを開設、1nmチップ用の新素材やトランジスタ構造の研究を行っている。また、TSMCは2030年までに1兆個以上のトランジスタをパッケージングできるマルチチップレットソリューションの実現を目指している。これは、複数の3D積層チップレットを使用して、単一のパッケージに1兆個のチップを集積する計画だという。
本当に1nmなら水素原子の10個分。 (スコア:2)
1nmプロセスの何が1nmか不明だけど、とにかく水素原子の10個分。
そのまま事実みたいに受け止めて「たったの10個分！」「そんなに小さいんですか！！」みたいな会話が聞こえそう。
ずっと前にＴＳＭＣ自らがNnmプロセスのNに対応する実態が存在しない と説明しているし、配線の太さも、配線の中心間距離も関係なくなっている。そもそも最小配線の太さだって、配線の材質、位置によって違う。昔は銅単一だったけど、今は中心部はニッケルで保護のためにタングステンかなにかで覆っている。幅が１０原子しかないなら覆いの部分で最低２原子使うし、境界部分の密度は低そう。
ゲートだとしても、皿型から蒲鉾になって、ひらひら付き、そうめん状と形も変化している。
しかし、トンネル効果はどうなっているのだろうか？マックスウエルの悪魔の実現可能性分析の中でトンネル効果、熱雑音により原子を掴むことはおろか、手を制御することも難しいという話はよくある。
三体のように、そもそも原子で構成されていないという時代がくるのだろうか。
Re: (スコア:0)
外挿が雑すぎるというか、いかに寡占とはいえ作ってる人たちが評価基準を作るのが間違ってる。もう密度でいいんじゃないの？平面と立体を併記すれば誤解もないだろう。
距離で言われると、性能が反比例して無駄な電力消費も反比例しそうな印象があるから、ズルいんだよな。
Re: (スコア:0)
Tr_count/mm^2 でいいよね
Tr_count/mm^3 は時期尚早?
# /cm^2じゃ多すぎる?
Re: (スコア:0)
>>1nmプロセスの何が1nmか不明だけど、とにかく水素原子の10個分。
数十年昔ですらEEPROMのゲート酸化膜厚が酸素原子何個分とか話をしていたが、今のロジックのゲート酸化膜厚はどの程度なのかな？
Re: (スコア:0)
面積が問題なのだから、別に厚くなってもいいじゃない？少しでも電気抵抗を下げるために配線の高さがどんどん高くなったこともあるし。
Re: (スコア:0)
結局本当の配線の幅はどれだけなのだろうか？
Re: (スコア:0)
https://ja.wikipedia.org/wiki/ [wikipedia.org]単一電子トランジスタ
かつては10nm以下は無理じゃね？って言われてたけど
現時点で名目上はそれを超えてしまっているなら、このまま名目上で1nmに到達するんじゃない？
これで安心出来る。 (スコア:0)
よかった次にiPhoneを買い替えるときにはThunderbolt対応だな
Re: (スコア:0)
サンダーボルトっつーと操作するために手足を切るって奴?
#読み始めたの最近なんでどれがサンダーボルトなんだかよくわかってない
Re: (スコア:0)
そっちはザクだ。
少年兵を大量動員する方だよ。
#いやどっちも関係ない
Re: (スコア:0)
Apple Siliconはなんでも集約したせいで、駆動可能なDPの数が、無印だと一本に限られるんだよね。
ラピダス並みの高い目標 (スコア:0)
ラピダスが2027年に2nmを実現すると言っているので概ね同じようなペースである。
まあプロセスノードの数字なんてもうなんの意味もないのだが…
Re: (スコア:0)
目指すハードルは同じでも、投入する資金はけた違いなので...
Re: (スコア:0)
昔はゲート長を表していたらしいが、ずいぶん前に一致しなくなっているようだ。
それでも2nm、1.4nm、1nmと意味ありげな数字で刻んできてるということは、何かを表しているのだと思うが何なんだろう。
Re: (スコア:0)
そもそも昔から定義としてゲート長（一般的に表現するならゲート配線？の幅）、配線幅、配線ピッチ etc, etc といろいろあるので、もう今は何がなんだか分からない
＃△nm製品の実寸法は問題ではない、△nmと呼んだから△nmなのだ
Re: (スコア:0)
プロセスノードの数字の標準原器はTSMCのプロセス
かつては、Intelの〇〇nmはTSMCの〇〇nmに相当する、みたいになってたが、
いまやIntelはTSMCに合わせた
Re: (スコア:0)
何のサイズか私もしらないけど、
あるメーカーがそのメーカー内で一貫性をもってどこかの値を言っているなら意味はあるように思える
それではTSMCの2とラピダスの2が同等とかは言えんだろうけど
怪しい人たちがTSMCにはたらきかけそう (スコア:0)
最近量子力学と『引き寄せの法則』を結びつけようとする人たちが現れている。
何らかのかたちで実証するためのチップを作ってもらおうとする人たちが出てきそう。
# 新たな擬似科学？
Re: (スコア:0)
擬似科学の人たちが試作だけで10億円超、設計費含めて100億円をポンと出せるとは思えない。
このプロセスを使えるのは、世界中の誰でも知ってるような有名企業だけですよ。
Re: (スコア:0)
プロセスルールの限界の前にダイアモンド半導体に移行するのでは？ (スコア:0)
よくしらんけど。詳しい人解説頼むわ
Re:プロセスルールの限界の前にダイアモンド半導体に移行するのでは？ (スコア:2)
Re: (スコア:0)
ダイヤモンド半導体はパワー半導体向けであって、こういうロジック向けプロセスとは違います。
高速ロジックに必要な電子移動度だけでいうと、ダイヤモンドはSiと同程度でしかなくGaAsのほうが数倍高いです。
ダイヤモンドのいいところは耐圧を高くできるところで、それを生かせるパワー半導体以外では微妙です。
今のところロジック向けで、Siを代替する技術は全く見えていません。候補すらない。
まぁ今回のプロセスは基板はSiだけど、チャネル部だけはSiGeだったりGaAsだったりハイブリッドな構造にはなるのでしょうけど。
Re: (スコア:0)
一応ダイヤモンド半導体はロジックや撮像素子行ける
放射線耐性が非常に高いので原発や宇宙での利用を想定して
開発しようとしてる動きあるよ
Re: (スコア:0)
特殊用途向けだと数が出なくて安くならないよねぇ・・・
Re: (スコア:0)
ダイヤモンド半導体自体が
性能高すぎて特殊用途になりそうですけどね
小さいチップ一つで10万世帯の電力制御可能になるぐらい高性能なので
量産化出来ても一般家庭でお目に掛かる事は余り無いんじゃないかなと思ってる
電子レンジのマグネトロンが置き換わったり
PCの電源が小型化する可能性はあるだろうけど
コストとの兼ね合いで使用は限定的になりそう
Re: (スコア:0)
いずれ電気信号から光に切り替えるでしょ。
何百年後かはわからないが最高速イコール高速だからね。
技術の壁の前に経済的に来るかも (スコア:0)
技術の壁が本当に乗り越えられるとして（疑問はあるがそこは置いておいて）
ここまで行くと開発費が膨大になりそうで
それを出来たとして経済的にペイするのかな？
iPhoneがあるから今は高額の開発費でもなんとかなってたが
それももう直ぐ限界きそうだし
次の次あたりには誰がそれを負担するかで揉めそうで
金の問題だけで数年遅れとかなったら嫌な感じだね
Re: (スコア:0)
DS向けに出して買ってもらえるかもだ。
複数の3D積層チップレットを使用して、単一のパッケージに1兆個のチップを集積する計画 (スコア:0)
その直前には「TSMCは2030年までに1兆個以上のトランジスタをパッケージングできるマルチチップレットソリューションの実現を目指している。」とあり、つまり3D積層チップレット1個あたりほぼ1トランジスターの、大昔の実装に回帰するのだな（但しとても細かいだけ）。
Re: (スコア:0)
3D積層って、確かにトランジスタ数は増やせるけど、排熱とチップ間通信の帯域をどう稼ぐかって解決しているのかな？
Re: (スコア:0)
数百年後を目処に、排熱はマイクロブラックホール、通信は量子テレポーテーション、とかSFみたいなことを大真面目に研究しているところもあるしな。