TSMCの3nmプロセス施設完成を祝う式典が実施される。2022年より本格稼働へ

台湾のメディアDigiTimesなどの報道によると、台湾TSMCが11月末、台南市にて3nmプロセス対応のFab施設完成を祝う式典を開催したそうだ。Tom's Hardwareによれば、この施設は2019年10月下旬から建築が開始されていた模様（DigiTimes、Tom's Hardware、iPhone Mania、マイナビ）。

マイナビの記事によれば、3nmプロセス対応の商業生産は2022年から行われる予定とのこと。2022年末までに直径300mmのウェーハを月産5万5000枚、2023年には同月産10万枚の生産計画があるのだそうだ。Tom's Hardwareの記事によれば、3nmプロセスは従来の5nmプロセスと同じ電力とトランジスタ数で比較した場合、15％のパフォーマンス向上、30％の消費電力低減、および最大70％のロジック密度の向上が実現されるとしている。

式典

[hakikuma (47737)]

式典を仕切ってんのは誰かな？

Re:

[Anonymous Coward]

式神

Re:

[Anonymous Coward]

ムーア神だな。

Fab施設は完成していない

[Anonymous Coward]

日本で言う上棟式みたいなものを行って、建設を開始した段階。

TSMC 3nm fab nears completion [digitimes.com] (リンクされているDigiTimesの記事にリンクされている記事）

TSMC has held a topping-out ceremony for a new 3nm fab at its manufacturing base at the Southern Taiwan Science Park (STSP), paving the way for the new facility to kick off commercial production in the second half of 2022.

topping-out ceremonyが上棟式に相当する。

TSMC Completes Its 3nm Multi-Billion Fab [tomshardware.com] (リンクされているTom's Hardwareの記事）

Taiwan Semiconductor Manufacturing Co. this week held a beam-raising ceremony for its new manufacturing facility at the Southern Taiwan Science Park near Tainan. The fab is expected to start volume production of chips using the company's N3 process technology in the second half 2022.

beam-raising ceremonyが上棟式に相当する。

護國神山3奈米新廠上樑 劉德音：台積電在台南投資上看2兆元 [yahoo.com]

台積電3奈米新廠今天舉行上樑典禮，董事長劉德音在致詞時表示，若包含接下來的興建工程，台積電將在南科投入超過新台幣2兆元，規劃的3奈米廠廠房基地面積約為 35 公頃，潔淨室面積將超過 16 萬平方公尺，大約是 22 座標準足球場大小；當3奈米進入量產時，當年產能預估將超過每年 60 萬片12吋晶圓，目前台積電在南科已經有超過1萬5千名員工，3奈米新廠量產後，共計將有約2萬名員工。

# マイナビの記事はタイトルでは「TSMCの3nmファブが竣工か？」となっているのに、内容は「TSMCが台湾台南市の南部科学工業園区(STSP)にて3nmプロセス対応ファブの建屋完成を祝う式典を11月末に開催したと複数の台湾メディアが伝えている。」となっていておかしい。
# ちなみに台南の5nmプロセスのFABは今年の初めに工場が完成している。
台積電南科 18 廠完工，5 奈米下季投產 [technews.tw]

ロジックICは3D化しないの？

[Anonymous Coward]

NANDが3D化して、128層とかが当たり前なので、
そろそろロジックICも3D化すればいいのでは？

配線層だけは疑似3D化してるが、肝心のトランジスタが単層だからね

Re:ロジックICは3D化しないの？

[satomi (9415)]

・TSVを通すにはロジックだと制約がキツイ(NANDは整地し易い)
・ロジックは下層の発熱量問題が解決出来てない
　※ロジックに限らす、HBMもそのせいでクロックがあまり上がってない
　※Lakefieldも「トータルで」7W以下の制約がある

今後も高性能CPUでは難しいと思うけど、Intelは冷却の研究を続けてるっぽい。

Re:

[Anonymous Coward]

やはり人工スーパーダイヤモンド半導体を実現するしか。
熱伝導が高いので冷却しやすい。

Re:ロジックICは3D化しないの？

[Anonymous Coward]

ロジックも今後3D化の予定です。
https://pc.watch.impress.co.jp/docs/column/semicon/1232236.html [impress.co.jp]
この記事の中ほどのIntelのロードマップがわかりやすい。

少し前まで横方向のトランジスタだったのが、16nm以降のFinFETで縦方向に向きを変えた。
#HDDの垂直磁化方式みたいなもん

3nm世代からは、トランジスタ縦にを積み重ねたナノシート/ナノワイヤーになりそう。
これは同一のトランジスタを積んでるので、それほど密度は増えない。

1-2nm世代からは、PMOS/NMOSの異なるトランジスタを縦に積む構造になりそう。
これは縦方向に回路を構成できるので、密度が倍になりそう。

元コメの希望するような多層化は1nm世代以降の話ですね。
実現できるめどは立ってないけど、半導体業界はこれまでも、こんなの無理やろって構造を実現してきたので、何とかしてしまうのかもしれない。

Re:

[Anonymous Coward]

ベアチップで考えた場合、NANDは例えば64層で容量が64倍になっても
外部接続(address)は6本しか増えないから3D化するメリットが高い。
同じパッケージでも容量を増やすのが楽だから。

ところがロジックICだと個々のロジックが独立で増やすことになるので
上の例のように64層の積層化をした場合に外部接続も(電源/GNDを除けば)
64倍になってしまい、パッケージングを考えた時にあまりメリットがない。
もちろんASICやFPGA、GPU、CMOSセンサーだとまた話が変わってくるけど…

Re:ロジックICは3D化しないの？

[eru (12367)]

2.5Dとか3DとかIntelはそろそろいけるんじゃないかなぁ。
AMDも2017年に3D(コンピューティングコア、IOコア、GPUコアをワンチップ化するのに必要)に言及してる。いつモノになるかは知らん。
チップレット化はAMDが先行したけど、やっぱり半導体技術はIntelが全然上位

Re:

[Anonymous Coward]

IntelはSOI使ってないからすぐには無理かと
AMD/IBM/GFはSOI使ってたけど、TSMCの現行プロセスはSOIじゃないはず
SOIよりもFin FETの方が勝ったわけだが、SOI上のFin FETはまだ話しか聞いた事無いな

Re:

[Anonymous Coward]

SiO₂ の熱伝導率は Si のそれより 2桁小さい、つまり熱がこもりやすいから積層には SOI を使わない方が有利。

Re:

[Anonymous Coward]

一応スタックスする流れではある
IntelのLakefieldは3Dスタック技術で作ってるし

3nmだと...

[Anonymous Coward]

おじさん確か10か20nmぐらいのときに、リーク電流のせいでもうこれ以上微細化は無理とか聞いた気がするんだけど、その辺どうなってんの？

Re:

[Anonymous Coward]

隣り合うセル配線同士で一方がフル回転するときもう一方は休み
あらされた状態を復旧した後仕事に戻るとか回路設計でどうにかしてんじゃないの？
物理的な限界を乗り越えられなかったのなら

Re:

[Anonymous Coward]

今時の製造プロセスルールは実際にどこかの寸法を指しているものではないから…
https://www.techpowerup.com/272489/intel-14-nm-node-compared-to-tsmcs-... [techpowerup.com]

Re:

[Anonymous Coward]

何をもって7nmとか3nmと言ってるのか不明なんよね。
最近じゃ「はいはいアドバルーンアドバルーン」くらいにしか思ってない。

Re:

[Anonymous Coward]

実際に形成されたトランジスタをスライスして電子顕微鏡で分析したところ、
インテル14nm++のゲート幅が24nmで、TSMC7nmが22nmだとか
https://www.techpowerup.com/272489/intel-14-nm-node-compared-to-tsmcs-... [techpowerup.com]

Re:

[Anonymous Coward]

nmはマーケティングギミックに他ならない（ it's become more of a marketing gimmick than anything else.）って書いてあるが、ではいったい何の幅（？）が7nmなんだろう？？３nmは７nmの倍以上ってことでもないんだろうか？

Re:

[Anonymous Coward]

若いなあ。Pentium 4の頃にも聞いた覚えがあるのだが。

Re:

[Anonymous Coward]

その頃は光の波長のせいで400nmが限界とか言ってたな。

Re:

[Anonymous Coward]

その時は光源を青色とかUVに変更、20nmぐらいの時にはFinFET導入で凌いでたな。従来手法では限界だったわけだ

Re:

[Anonymous Coward]

その頃の予定では2007年に45nmで20GHzを予定してたから。

Re:

[Anonymous Coward]

Fin-FET [wikipedia.org]にしてソースドレイン間のチャネルをぐるっとゲートで囲んだからサブスレッショルドリークが劇的に減ったという話じゃないの？

このあたり [ascii.jp]が分かりやすいかも

Re:

[Anonymous Coward]

HDDと同じですよね。
もうだめ→ブレークスルー（以下繰り返し）
感謝したい。

Re:

[Anonymous Coward]

HDDプラッタの大容量化は牛歩になって久しいような。
いま3.5インチ18TBが最大だっけ？

Re:

[Anonymous Coward]

それを解決したのが16nm主流のFinFETです。
3nm以降はそれでも厳しいので、また新しい構造に変える見込みです。
詳しくは、#3939187のリンク先で。

今は買い時ではない

[Anonymous Coward]

買い時を見失った

そろそろIntel も、ファブレスかなあ

[Anonymous Coward]

微細化技術で流石に追い付けてないですね。
資金力はあるんだからファブごと買っちゃえばいいのにね。

Re:

[Anonymous Coward]

ファブレス とは

Re:

[Anonymous Coward]

資金にものを言わせその時の最先端工場を買っては不要になったら売却する手法！（大嘘

Re:

[Anonymous Coward]

現在最先端プロセス開発やってるのはTSMC, Samsung, Intelの3社のみ
他は概ね2周以上遅れてる
TSMCやSamsungが最先端プロセスのファブを売ってくれるわけがないので机上の空論以下だね