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48層ということは単純に考えてCVDなどの成膜工程が48回以上必要な化け物プロセスということそれだけのコストをかけて商売として成り立つ歩留まりを得られるラインを作れる・保有できるメーカーは数が限られてる業界のごく一部のプレーヤーしか恩恵にあずかることが出来ないという意味では、ムーアの法則はもう破綻している
3D NANDの多層構造はCVDで積層してるっぽいけど、積層膜にはほとんどプロセス形成せずに板電極と絶縁膜として利用して、シリコン貫通ビア(TSV)を巻き寿司状の構造にしてフラッシュメモリを形成してるみたい。
なので、積層そのものは意外とコスト押し上げ要因になってないと思う。問題は特殊なTSVをうまく形成できるかどうかって感じの気がする。
参考: メモリの大革命 3次元NANDフラッシュ [success-int.co.jp]
CVDは複数ウェハを一気に処理できるし安い行程なんですよね。高いのはホトリソ。
3DNANDの場合は、現状40nm程度で二重露光もパターンアシストも必要ないし、リソグラフィは高くないよ。必要なのはアスペクト比の高い穴開けの技術。おかげで重要な装置が変わって、装置メーカーの地殻変動が起きてる。
あ、すみません。リソコストが高いのはプレーナーNANDでその問題を3Dは解決したって言いたかったんです。
積層と穴の形成の話をしてるときに、「高いのはホトリソ。」ここから正反対の意図を読み取れってのは、エスパーにも難しいなぁ。
エスパーならわかるだろw
シリコン貫通ビア(TSV; Through Silicon Via) は、複数のダイを貫通させてつなげるビアのこと。このメモリで使っているのは単なる貫通ビア、つまり同一ダイで複数層を貫通させてつなげるビア。TSV の方は、別々にダイを作って、数千個ぐらの穴を目づれなしに重ねて作るわけだから、すさまじく難しいと想像に難くない。
チップを48枚縦に重ねるもんだと思ってた。よくある積層は貫通ビア云々とかあるし。
俺もこっちだと思う。
配線だったらいくらでも多層化できるけど、メモリやトランジスタなどのデバイスそのものをCVDとかで堆積した膜で作るのは厳しいんじゃないかな。
https://www.toshiba.co.jp/tech/review/2011/09/66_09pdf/a05.pdf [toshiba.co.jp]
絶縁層と導電層を積むので、単純計算でも倍以上です
絶縁層は導電層表面の熱酸化で形成出来ます（CVDは不要）
上層は普通はCVDですよ酸化するのはゲート酸化膜
> 業界のごく一部のプレーヤーしか恩恵にあずかることが出来ないという意味では、ムーアの法則はもう破綻している
恩恵があるかどうかはムーアの法則とは関係ないです。Intel, TSMCは大いに恩恵を受けています。
ムーアの法則は半導体業界全体についての指摘です。つまりインテルはそれ以上のペースを維持しますということ
いや、ムーアはインテルの人だったんだから、インテルはこのペースを維持すべく頑張りますよという話だろう。実際半導体業界には、レースから脱落していったメーカーが死屍累々だ。
ムーアの法則ってコスト前提の話なんだから、↑のが事実ならそもそも該当するものではないでそ
これまでは、半導体の集積度が上がればその分トランジスタ一個あたりのコストが下がっていましたが、最近では、微細化に伴う製造コストの上昇ペースがトランジスタコストの低下ペースを上回っているといわれてます。
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あつくて寝られない時はhackしろ! 386BSD(98)はそうやってつくられましたよ? -- あるハッカー
化け物プロセス (スコア:1)
48層ということは単純に考えてCVDなどの成膜工程が48回以上必要な化け物プロセスということ
それだけのコストをかけて商売として成り立つ歩留まりを得られるラインを作れる・保有できるメーカーは数が限られてる
業界のごく一部のプレーヤーしか恩恵にあずかることが出来ないという意味では、ムーアの法則はもう破綻している
Re:化け物プロセス (スコア:2)
3D NANDの多層構造はCVDで積層してるっぽいけど、積層膜にはほとんどプロセス形成せずに板電極と絶縁膜として利用して、
シリコン貫通ビア(TSV)を巻き寿司状の構造にしてフラッシュメモリを形成してるみたい。
なので、積層そのものは意外とコスト押し上げ要因になってないと思う。問題は特殊なTSVをうまく形成できるかどうかって感じの気がする。
参考: メモリの大革命 3次元NANDフラッシュ [success-int.co.jp]
Re:化け物プロセス (スコア:1)
CVDは複数ウェハを一気に処理できるし安い行程なんですよね。
高いのはホトリソ。
-- 風は東京に吹いているか
Re: (スコア:0)
3DNANDの場合は、現状40nm程度で二重露光もパターンアシストも必要ないし、リソグラフィは高くないよ。
必要なのはアスペクト比の高い穴開けの技術。
おかげで重要な装置が変わって、装置メーカーの地殻変動が起きてる。
Re:化け物プロセス (スコア:1)
あ、すみません。
リソコストが高いのはプレーナーNANDで
その問題を3Dは解決したって言いたかったんです。
-- 風は東京に吹いているか
Re: (スコア:0)
積層と穴の形成の話をしてるときに、「高いのはホトリソ。」
ここから正反対の意図を読み取れってのは、エスパーにも難しいなぁ。
Re: (スコア:0)
エスパーならわかるだろw
Re: (スコア:0)
シリコン貫通ビア(TSV; Through Silicon Via) は、複数のダイを貫通させてつなげるビアのこと。このメモリで使っているのは単なる貫通ビア、つまり同一ダイで複数層を貫通させてつなげるビア。
TSV の方は、別々にダイを作って、数千個ぐらの穴を目づれなしに重ねて作るわけだから、すさまじく難しいと想像に難くない。
Re:化け物プロセス (スコア:1)
チップを48枚縦に重ねるもんだと思ってた。
よくある積層は貫通ビア云々とかあるし。
Re: (スコア:0)
俺もこっちだと思う。
配線だったらいくらでも多層化できるけど、メモリやトランジスタなどのデバイスそのものをCVDとかで堆積した膜で作るのは厳しいんじゃないかな。
Re: (スコア:0)
https://www.toshiba.co.jp/tech/review/2011/09/66_09pdf/a05.pdf [toshiba.co.jp]
Re: (スコア:0)
絶縁層と導電層を積むので、単純計算でも倍以上です
Re: (スコア:0)
絶縁層は導電層表面の熱酸化で形成出来ます（CVDは不要）
Re: (スコア:0)
上層は普通はCVDですよ
酸化するのはゲート酸化膜
Re: (スコア:0)
> 業界のごく一部のプレーヤーしか恩恵にあずかることが出来ないという意味では、ムーアの法則はもう破綻している
恩恵があるかどうかはムーアの法則とは関係ないです。Intel, TSMCは大いに恩恵を受けています。
Re: (スコア:0)
ムーアの法則は半導体業界全体についての指摘です。
つまりインテルはそれ以上のペースを維持しますということ
Re: (スコア:0)
いや、ムーアはインテルの人だったんだから、インテルはこのペースを維持すべく頑張りますよという話だろう。
実際半導体業界には、レースから脱落していったメーカーが死屍累々だ。
Re: (スコア:0)
> 業界のごく一部のプレーヤーしか恩恵にあずかることが出来ないという意味では、ムーアの法則はもう破綻している
ムーアの法則ってコスト前提の話なんだから、↑のが事実ならそもそも該当するものではないでそ
Re: (スコア:0)
これまでは、半導体の集積度が上がればその分トランジスタ一個あたりのコストが下がっていましたが、
最近では、微細化に伴う製造コストの上昇ペースがトランジスタコストの低下ペースを上回っているといわれてます。