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メモリー単体で見た場合はこれしかないが全体で見ると設計をゼロからやり直さないとだめ状態になってますね。ただゼロから作るとアップルまたはグラボのようなCPUやGPUの周囲に基盤で貼り付ける構造でCPUと一緒にメモリーも冷却する構造でしかない。こんな構造ならメモリーモジュールを廃止してCPUに乗せてしまえってのが答えでしょうね。
いやそんなことしたらメモリやCPUを後から変えたりできないんだけど
CPU とメモリをセットで後から変えたりできるのでは？
大昔はセカンドキャッシュは後からスロットに刺していました。容量も選べたりできました。Pentium Pro で一体化、Pentium II でカートリッジ化とかから、今では CPU に内蔵されているのが当たり前で、単独では後から変えたりはできません。FPU とかもそうですよね。
Apple Mシリーズや Intel Xeon CPU Max [intel.co.jp] とかをみていると、広帯域化の要請から、そう遠くない未来に RAM が CPU と一体モジュール化、On Chip 化していくのは自然な流れだと思います。
CPU内蔵の高速メモリと外付けの高速メモリに分けたらいいのでは
Intel Xeon CPU Max だと 64GB HBM の他に、外付け DDR5 メモリ（最大 4TB）にも対応しているとなっています。
現時点の最上位製品 [intel.co.jp]だと 56コア（112スレッド）なので、仮に 1スレッドに 1プロセスを割り当てると、64GB しか（！）ないと、1プロセスあたり 585MB になります。このあたりを考えてモードを選ぶのでしょう。
HBM Flat Mode については "Code changes may be needed." (Intel)、「性能はメインメモリと同等になってしまう」(Impress)、「ソフトウェアの最適化（改修）が必要」(ITmedia) とあって、そのまま一般的なソフトウェアが使えるのかはちょっとわかりませんが。
NUMA アーキテクチャ [wikipedia.org]の一種と考えて「自分が動作しているコアに直結された HBM メモリ」「他のコアにつながった HBM メモリ」「もっと遠い DDR5 メモリ」と分類してソフトウェア的に最適化できるのかもしれません。
Intel® Xeon® CPU Max Series [intel.com]Intel、HPC向けCPU/GPUで「Maxシリーズ」ブランドを採用 1月初頭に第4世代Xeon SPの正式発表も表明 [impress.co.jp]ついに！ ようやく？ 「Intel Maxシリーズ」2023年1月から出荷 HBM付き「Xeon Max」と高密度実装GPU「Intel GPU Max」 [itmedia.co.jp]
ただ、これは高コストが許される Xeon シリーズだからで、PC レベルに落ちてくるころにはもっとシンプルになっていると予想します。
# そもそもメモリを後から増設するユーザーのパーセンテージって、どのくらいだろう？
＞ CPU内蔵の高速メモリ
それがCPUのキャッシュメモリなのでは
キャッシュを更新するためのキャッシュメモリが必要L2、L3、L4・・・必要とされるメモリーがあり、アクセスする速度に合わせて多段キャッシュとなる。キャッシュの構造はブロック転送がメインなので必要とされる部分のキャッシュがCPU側に事前にあれば速度低下はない。
おもちゃでチクタクバンバンってレールの先を並べるおもちゃがあるが動きそのもはあの仕組みでCPUは動いている。CPUからはプログラム全体が見えているわけではなく実行するレールに相当するコードだけが先に充填される。データが更新されればブロックごと戻す。そのためのキャッシュが多段になるわけです。これにCPUの処理が加わると、データ転送が増えるので、CPUと同じ場所にGPUがあれば効率的になる。
GPUとは画面を生成するユニットではなく、CPUと異なる仕組みのコンピュータである。それを動かすために、拡張バス経由させてデータを渡すためロスが発生する。
そうすると複数の処理装置が同じメモリ空間に同時にアクセスすることになる。キャッシュが多段化するとプロセッサから見たメモリ内容と実際のメインメモリの内容との差が発生しやすくなるため、複数のプロセッサでメモリ空間を共有する場合はパフォーマンスの足を引っ張る要因になりやすい。
というのを昔から繰り返してるんだけどな。
> プロセッサから見たメモリ内容と実際のメインメモリの内容との差それはメモリーモデルの話(CPUアーキの作り)でキャッシュとは無関係では？
メモリ周りCPUアーキティクチャがキャッシュと無関係ってありうるの？
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ナニゲにアレゲなのは、ナニゲなアレゲ -- アレゲ研究家
やっつけ設計 (スコア:0)
メモリー単体で見た場合はこれしかないが
全体で見ると設計をゼロからやり直さないとだめ状態になってますね。
ただゼロから作るとアップルまたはグラボのようなCPUやGPUの周囲に基盤で貼り付ける構造で
CPUと一緒にメモリーも冷却する構造でしかない。
こんな構造ならメモリーモジュールを廃止してCPUに乗せてしまえってのが答えでしょうね。
Re: (スコア:0)
いやそんなことしたらメモリやCPUを後から変えたりできないんだけど
Re: (スコア:3)
いやそんなことしたらメモリやCPUを後から変えたりできないんだけど
CPU とメモリをセットで後から変えたりできるのでは？
大昔はセカンドキャッシュは後からスロットに刺していました。容量も選べたりできました。Pentium Pro で一体化、Pentium II でカートリッジ化とかから、今では CPU に内蔵されているのが当たり前で、単独では後から変えたりはできません。FPU とかもそうですよね。
Apple Mシリーズや Intel Xeon CPU Max [intel.co.jp] とかをみていると、広帯域化の要請から、そう遠くない未来に RAM が CPU と一体モジュール化、On Chip 化していくのは自然な流れだと思います。
Re:やっつけ設計 (スコア:0)
CPU内蔵の高速メモリと外付けの高速メモリに分けたらいいのでは
Re:やっつけ設計 (スコア:3)
CPU内蔵の高速メモリと外付けの高速メモリに分けたらいいのでは
Intel Xeon CPU Max だと 64GB HBM の他に、外付け DDR5 メモリ（最大 4TB）にも対応しているとなっています。
現時点の最上位製品 [intel.co.jp]だと 56コア（112スレッド）なので、仮に 1スレッドに 1プロセスを割り当てると、64GB しか（！）ないと、1プロセスあたり 585MB になります。このあたりを考えてモードを選ぶのでしょう。
HBM Flat Mode については "Code changes may be needed." (Intel)、「性能はメインメモリと同等になってしまう」(Impress)、「ソフトウェアの最適化（改修）が必要」(ITmedia) とあって、そのまま一般的なソフトウェアが使えるのかはちょっとわかりませんが。
NUMA アーキテクチャ [wikipedia.org]の一種と考えて「自分が動作しているコアに直結された HBM メモリ」「他のコアにつながった HBM メモリ」「もっと遠い DDR5 メモリ」と分類してソフトウェア的に最適化できるのかもしれません。
Intel® Xeon® CPU Max Series [intel.com]
Intel、HPC向けCPU/GPUで「Maxシリーズ」ブランドを採用 1月初頭に第4世代Xeon SPの正式発表も表明 [impress.co.jp]
ついに！ ようやく？ 「Intel Maxシリーズ」2023年1月から出荷 HBM付き「Xeon Max」と高密度実装GPU「Intel GPU Max」 [itmedia.co.jp]
ただ、これは高コストが許される Xeon シリーズだからで、PC レベルに落ちてくるころにはもっとシンプルになっていると予想します。
# そもそもメモリを後から増設するユーザーのパーセンテージって、どのくらいだろう？
Re: (スコア:0)
＞ CPU内蔵の高速メモリ
それがCPUのキャッシュメモリなのでは
Re: (スコア:0)
キャッシュを更新するためのキャッシュメモリが必要
L2、L3、L4・・・必要とされるメモリーがあり、アクセスする速度に合わせて多段キャッシュとなる。
キャッシュの構造はブロック転送がメインなので必要とされる部分のキャッシュがCPU側に事前にあれば速度低下はない。
おもちゃでチクタクバンバンってレールの先を並べるおもちゃがあるが
動きそのもはあの仕組みでCPUは動いている。CPUからはプログラム全体が見えているわけではなく
実行するレールに相当するコードだけが先に充填される。
データが更新されればブロックごと戻す。そのためのキャッシュが多段になるわけです。
これにCPUの処理が加わると、データ転送が増えるので、CPUと同じ場所にGPUがあれば効率的になる。
GPUとは画面を生成するユニットではなく、CPUと異なる仕組みのコンピュータである。
それを動かすために、拡張バス経由させてデータを渡すためロスが発生する。
Re: (スコア:0)
そうすると複数の処理装置が同じメモリ空間に同時にアクセスすることになる。
キャッシュが多段化するとプロセッサから見たメモリ内容と実際のメインメモリの内容との差が発生しやすくなるため、複数のプロセッサでメモリ空間を共有する場合はパフォーマンスの足を引っ張る要因になりやすい。
というのを昔から繰り返してるんだけどな。
Re: (スコア:0)
> プロセッサから見たメモリ内容と実際のメインメモリの内容との差
それはメモリーモデルの話(CPUアーキの作り)でキャッシュとは無関係では？
Re: (スコア:0)
メモリ周りCPUアーキティクチャがキャッシュと無関係ってありうるの？