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AMD、次世代CPU「Ryzen 7000」やRyzen 7 5800X3Dなどを発表」記事へのコメント

  • by Anonymous Coward

    インテルでも昔Core i7-5775Cに128MB載せたりしてたよね

    • by Anonymous Coward

      インテル® Core™ i7-5775C プロセッサー [intel.com]を見ると、cacheは6MBで、128MBはグラフィク用のナニカのようですよ。

      • by Anonymous Coward

        i7 5775C(Broadwell)のEmbedded DRAMはVRAM兼L4Cacheとして動作します。 こちらの記事でもCPUZで「L4 Cache 128MB」で認識してるのが見れますね。

        これのおかげで前世代のi7(Haswell)よりも低クロックでほぼ同等性能を確保していました。が、高クロック品が採れないBroadwellであるが故の苦肉の策とみられています。

        • by Anonymous Coward

          へーへーへー(AA 知らなかった。
          自分はcacheは大型化するとキャッシュミス時のペナルティも大型化するので、でかけりゃいいってもんじゃないと考えてます。
          AMDのcacheは大型化しても実行時ペナルティが表面化しているように見えないのでうまいこと制御してるんでしょうね。

          • by Anonymous Coward

            キャッシュっていくらかのブロック単位で管理してるんじゃないのかなって思うんですが
            ペナルティやレイテンシに影響ありますかね?

            • by Anonymous Coward on 2022年01月06日 23時01分 (#4180731)

              どこにどのアドレスのキャッシュがあるのか。
              DBでいうインデックスがあるわけですよ。
              容量増えた時にどうなるのか、想像してみれば状況がわかりませんか?

              親コメント
              • by Anonymous Coward

                そういうのってCPUがほぼダイレクトアクセスな探索してくれるんじゃって思うんですけどどうなんでしょう
                流石に線形で負荷が増えることはないでしょうし

              • by Anonymous Coward

                教科書にちゃんと書いてありますが、なぜバカは読まずに議論ができると思うのでしょうか。

              • by Anonymous Coward

                調べましたけど単純なインデックスじゃなく、マスクアドレスでタグ付けしてダイレクトアクセスするので線形じゃ増えないっぽいですね。
                way数がインデックスにあたりそうですがこれも線形探索かどうか、どこまで効率化されてるか不明ですし、
                容量が増えればway数増えるという単純なものでもなさそうです。

              • by Anonymous Coward

                一定のレイテンシを維持して容量を増やそうとすると、容量Nに対して配線数がN^2のオーダーで増えちゃうんですよ。
                配線数が増えないように共有すると、配線あたりの負荷容量が増えて速度が出なくなる。
                だから、低容量高速なL1から大容量低速なL3まで階層構造にしてあるわけです。

                従来は100MBなんて実装しようとしたら、L3よりレイテンシ大きいL4にせざるを得なかった。
                特にeDRAMなんてSRAMより遅くて消費電力大きいので、メリットが薄い。
                今回は3次元実装で配線容量減らしたうえでSRAM使うことで、L3として動作実現できたのが違う。

ソースを見ろ -- ある4桁UID

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