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NANDが3D化して、128層とかが当たり前なので、そろそろロジックICも3D化すればいいのでは？
配線層だけは疑似3D化してるが、肝心のトランジスタが単層だからね
ベアチップで考えた場合、NANDは例えば64層で容量が64倍になっても外部接続(address)は6本しか増えないから3D化するメリットが高い。同じパッケージでも容量を増やすのが楽だから。
ところがロジックICだと個々のロジックが独立で増やすことになるので上の例のように64層の積層化をした場合に外部接続も(電源/GNDを除けば)64倍になってしまい、パッケージングを考えた時にあまりメリットがない。もちろんASICやFPGA、GPU、CMOSセンサーだとまた話が変わってくるけど…
2.5Dとか3DとかIntelはそろそろいけるんじゃないかなぁ。AMDも2017年に3D(コンピューティングコア、IOコア、GPUコアをワンチップ化するのに必要)に言及してる。いつモノになるかは知らん。チップレット化はAMDが先行したけど、やっぱり半導体技術はIntelが全然上位
IntelはSOI使ってないからすぐには無理かとAMD/IBM/GFはSOI使ってたけど、TSMCの現行プロセスはSOIじゃないはずSOIよりもFin FETの方が勝ったわけだが、SOI上のFin FETはまだ話しか聞いた事無いな
SiO2 の熱伝導率は Si のそれより 2桁小さい、つまり熱がこもりやすいから積層には SOI を使わない方が有利。
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長期的な見通しやビジョンはあえて持たないようにしてる -- Linus Torvalds
ロジックICは3D化しないの？ (スコア:0)
NANDが3D化して、128層とかが当たり前なので、
そろそろロジックICも3D化すればいいのでは？
配線層だけは疑似3D化してるが、肝心のトランジスタが単層だからね
Re:ロジックICは3D化しないの？ (スコア:0)
ベアチップで考えた場合、NANDは例えば64層で容量が64倍になっても
外部接続(address)は6本しか増えないから3D化するメリットが高い。
同じパッケージでも容量を増やすのが楽だから。
ところがロジックICだと個々のロジックが独立で増やすことになるので
上の例のように64層の積層化をした場合に外部接続も(電源/GNDを除けば)
64倍になってしまい、パッケージングを考えた時にあまりメリットがない。
もちろんASICやFPGA、GPU、CMOSセンサーだとまた話が変わってくるけど…
Re:ロジックICは3D化しないの？ (スコア:1)
2.5Dとか3DとかIntelはそろそろいけるんじゃないかなぁ。
AMDも2017年に3D(コンピューティングコア、IOコア、GPUコアをワンチップ化するのに必要)に言及してる。いつモノになるかは知らん。
チップレット化はAMDが先行したけど、やっぱり半導体技術はIntelが全然上位
Re: (スコア:0)
IntelはSOI使ってないからすぐには無理かと
AMD/IBM/GFはSOI使ってたけど、TSMCの現行プロセスはSOIじゃないはず
SOIよりもFin FETの方が勝ったわけだが、SOI上のFin FETはまだ話しか聞いた事無いな
Re: (スコア:0)
SiO2 の熱伝導率は Si のそれより 2桁小さい、つまり熱がこもりやすいから積層には SOI を使わない方が有利。