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NANDが3D化して、128層とかが当たり前なので、そろそろロジックICも3D化すればいいのでは？
配線層だけは疑似3D化してるが、肝心のトランジスタが単層だからね
やはり人工スーパーダイヤモンド半導体を実現するしか。熱伝導が高いので冷却しやすい。
ロジックも今後3D化の予定です。https://pc.watch.impress.co.jp/docs/column/semicon/1232236.html [impress.co.jp]この記事の中ほどのIntelのロードマップがわかりやすい。
少し前まで横方向のトランジスタだったのが、16nm以降のFinFETで縦方向に向きを変えた。#HDDの垂直磁化方式みたいなもん
3nm世代からは、トランジスタ縦にを積み重ねたナノシート/ナノワイヤーになりそう。これは同一のトランジスタを積んでるので、それほど密度は増えない。
1-2nm世代からは、PMOS/NMOSの異なるトランジスタを縦に積む構造になりそう。これは縦方向に回路を構成できるので、密度が倍になりそう。
元コメの希望するような多層化は1nm世代以降の話ですね。実現できるめどは立ってないけど、半導体業界はこれまでも、こんなの無理やろって構造を実現してきたので、何とかしてしまうのかもしれない。
ベアチップで考えた場合、NANDは例えば64層で容量が64倍になっても外部接続(address)は6本しか増えないから3D化するメリットが高い。同じパッケージでも容量を増やすのが楽だから。
ところがロジックICだと個々のロジックが独立で増やすことになるので上の例のように64層の積層化をした場合に外部接続も(電源/GNDを除けば)64倍になってしまい、パッケージングを考えた時にあまりメリットがない。もちろんASICやFPGA、GPU、CMOSセンサーだとまた話が変わってくるけど…
2.5Dとか3DとかIntelはそろそろいけるんじゃないかなぁ。AMDも2017年に3D(コンピューティングコア、IOコア、GPUコアをワンチップ化するのに必要)に言及してる。いつモノになるかは知らん。チップレット化はAMDが先行したけど、やっぱり半導体技術はIntelが全然上位
IntelはSOI使ってないからすぐには無理かとAMD/IBM/GFはSOI使ってたけど、TSMCの現行プロセスはSOIじゃないはずSOIよりもFin FETの方が勝ったわけだが、SOI上のFin FETはまだ話しか聞いた事無いな
SiO2 の熱伝導率は Si のそれより 2桁小さい、つまり熱がこもりやすいから積層には SOI を使わない方が有利。
一応スタックスする流れではあるIntelのLakefieldは3Dスタック技術で作ってるし
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犯人は巨人ファンでA型で眼鏡をかけている -- あるハッカー
ロジックICは3D化しないの？ (スコア:0)
NANDが3D化して、128層とかが当たり前なので、
そろそろロジックICも3D化すればいいのでは？
配線層だけは疑似3D化してるが、肝心のトランジスタが単層だからね
Re:ロジックICは3D化しないの？ (スコア:2)
・ロジックは下層の発熱量問題が解決出来てない
※ロジックに限らす、HBMもそのせいでクロックがあまり上がってない
※Lakefieldも「トータルで」7W以下の制約がある
今後も高性能CPUでは難しいと思うけど、Intelは冷却の研究を続けてるっぽい。
Re: (スコア:0)
やはり人工スーパーダイヤモンド半導体を実現するしか。
熱伝導が高いので冷却しやすい。
Re:ロジックICは3D化しないの？ (スコア:1)
ロジックも今後3D化の予定です。
https://pc.watch.impress.co.jp/docs/column/semicon/1232236.html [impress.co.jp]
この記事の中ほどのIntelのロードマップがわかりやすい。
少し前まで横方向のトランジスタだったのが、16nm以降のFinFETで縦方向に向きを変えた。
#HDDの垂直磁化方式みたいなもん
3nm世代からは、トランジスタ縦にを積み重ねたナノシート/ナノワイヤーになりそう。
これは同一のトランジスタを積んでるので、それほど密度は増えない。
1-2nm世代からは、PMOS/NMOSの異なるトランジスタを縦に積む構造になりそう。
これは縦方向に回路を構成できるので、密度が倍になりそう。
元コメの希望するような多層化は1nm世代以降の話ですね。
実現できるめどは立ってないけど、半導体業界はこれまでも、こんなの無理やろって構造を実現してきたので、何とかしてしまうのかもしれない。
Re: (スコア:0)
ベアチップで考えた場合、NANDは例えば64層で容量が64倍になっても
外部接続(address)は6本しか増えないから3D化するメリットが高い。
同じパッケージでも容量を増やすのが楽だから。
ところがロジックICだと個々のロジックが独立で増やすことになるので
上の例のように64層の積層化をした場合に外部接続も(電源/GNDを除けば)
64倍になってしまい、パッケージングを考えた時にあまりメリットがない。
もちろんASICやFPGA、GPU、CMOSセンサーだとまた話が変わってくるけど…
Re:ロジックICは3D化しないの？ (スコア:1)
2.5Dとか3DとかIntelはそろそろいけるんじゃないかなぁ。
AMDも2017年に3D(コンピューティングコア、IOコア、GPUコアをワンチップ化するのに必要)に言及してる。いつモノになるかは知らん。
チップレット化はAMDが先行したけど、やっぱり半導体技術はIntelが全然上位
Re: (スコア:0)
IntelはSOI使ってないからすぐには無理かと
AMD/IBM/GFはSOI使ってたけど、TSMCの現行プロセスはSOIじゃないはず
SOIよりもFin FETの方が勝ったわけだが、SOI上のFin FETはまだ話しか聞いた事無いな
Re: (スコア:0)
SiO2 の熱伝導率は Si のそれより 2桁小さい、つまり熱がこもりやすいから積層には SOI を使わない方が有利。
Re: (スコア:0)
一応スタックスする流れではある
IntelのLakefieldは3Dスタック技術で作ってるし