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もう矩形のダイに切り分けることに、こだわらなくてもいい気がしてきた。ウェハー上にびっしり配置した円形チップもありなんじゃないかと。歩留まりはアレだけど、さすがに一か八かではなく、駄目なコアだけ潰すようなことはしてるでしょ。
LSIなどの歩留まりは面積に比例すると思うので、巨大プロセッサは歩留まり率が低くなりそう。いくつものプロセッサを連結するのに比べたら配線は減らせるけど、コストは高くなると思う。
パッケージングが大変だよね。ピンの配置や冷却装置の形、サイズによってはケースや周辺機器にも影響しそう。
プロセッサ群を可能な限り集積して外のメモリと繋ぐのか、プロセッサとメモリを一体化したユニットを集積可能な範囲でウェハー上に並べてマルチユニット化するのかは、円形チップでも選択の余地がある。
ウェハをスタックする事も可能ですよね(やりかねない
DRAMとCMOSはプロセスが違うので1ウェハーだと大容量のメモリが確保できない
でかいウェハー切り分けないまま運用すると熱膨張でストレス凄そう。
露光装置のショット範囲外との接続どうするのとか、熱膨張係数の差をどうするのかとか気になるよね。どうやら、その部分がこの会社の独自技術らしい。https://news.mynavi.jp/article/20200108-951345/ [mynavi.jp]特許は出してるそうだけど、詳しい技術は発表されてない。
これぐらいの規模だと正常品でも故障ブロックがいくつもあって当然なので、それを迂回する回路が必要ですが、ブロックの粒度が細かくなるほどオーバーヘッドが大きくなります。今の技術ではこれがほぼ最適でしょう。
それぞれのパーツの間は相当な距離になるけど遅延は問題にならないのだろうか。
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※ただしPHPを除く -- あるAdmin
チップの形状 (スコア:0)
もう矩形のダイに切り分けることに、こだわらなくてもいい気がしてきた。
ウェハー上にびっしり配置した円形チップもありなんじゃないかと。
歩留まりはアレだけど、さすがに一か八かではなく、駄目なコアだけ潰すようなことはしてるでしょ。
歩留まり率が悪そう (スコア:2)
LSIなどの歩留まりは面積に比例すると思うので、巨大プロセッサは歩留まり率が低くなりそう。
いくつものプロセッサを連結するのに比べたら配線は減らせるけど、コストは高くなると思う。
Re:歩留まり率が悪そう (スコア:1)
Re: (スコア:0)
パッケージングが大変だよね。
ピンの配置や冷却装置の形、サイズによってはケースや周辺機器にも影響しそう。
Re: (スコア:0)
プロセッサ群を可能な限り集積して外のメモリと繋ぐのか、プロセッサとメモリを一体化したユニットを集積可能な範囲でウェハー上に並べてマルチユニット化するのかは、円形チップでも選択の余地がある。
Re: (スコア:0)
ウェハをスタックする事も可能ですよね(やりかねない
Re: (スコア:0)
DRAMとCMOSはプロセスが違うので1ウェハーだと大容量のメモリが確保できない
Re: (スコア:0)
でかいウェハー切り分けないまま運用すると熱膨張でストレス凄そう。
Re: (スコア:0)
露光装置のショット範囲外との接続どうするのとか、熱膨張係数の差をどうするのかとか気になるよね。
どうやら、その部分がこの会社の独自技術らしい。
https://news.mynavi.jp/article/20200108-951345/ [mynavi.jp]
特許は出してるそうだけど、詳しい技術は発表されてない。
Re: (スコア:0)
これぐらいの規模だと正常品でも故障ブロックがいくつもあって当然なので、それを迂回する回路が必要ですが、ブロックの粒度が細かくなるほどオーバーヘッドが大きくなります。今の技術ではこれがほぼ最適でしょう。
Re: (スコア:0)
それぞれのパーツの間は相当な距離になるけど遅延は問題にならないのだろうか。