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EDAツール経済制裁されるとまともに半導体設計できないからね
今後中国は、EDAやら、CAD/CAMやら、欧米に頼ってる基幹ソフトウェアの国産化を進めるのでは？
今回の話はEDAツールを国産化した話ではでは？
そうです。その理解であっております。
設計プロセスが関係しているということは、多分、論理合成ツールとかの話ではなくレイアウト設計ツールの話なんだよな。今までの自動レイアウト設計ツールのお馬鹿さ加減を知っている身としては、時間とお金が許すなら現在の知見で一から作ったほうが遥かにいいものができそうな気がする。今だにフロアプランも配置配線も優秀なエンジニアが手動で作ったほうが出来が良いって、Ｃコンパイラだったら何年前に通り過ぎた場所だよ。GPGPUとかAIなんかがとても有効そうな分野なのに、CadenceとSynopsysによる寡占が進んで競争がないから、ほとんど進歩していない。
＞CadenceとSynopsysによる寡占が進んで競争がないから、ほとんど進歩していない。ほとんど進歩していない事は否定しないけど、進歩すればいいものでもない。
サインオフツールとして一番大切なのは「信頼出来る事」であって、新しい機能を追加したけどおまけでエンバグまでしたなんてものじゃ使い物にならない。ソフトウェア的な発想ならバグは見つかったら叩けばいいのかもしれないけどサインオフツールがそんな状態なら億単位で出戻りが発生する。
# まあ中国なら国レベルで金を補償するからイケイケで進む可能性もあるけど…
半導体設計には、何億人もの嫁が必要なんか...大変だな。
仰ることはほとんど同意なんで、時間とお金が許すならという防衛戦を張っていた。サインオフ検証ツールと違って、レイアウト設計ツールの信頼性はそこまでクリティカルじゃない。でも、Mentor Graphicsは競合が居ないのに、並列処理とかへの取り組み方が半端ない。
配置配線を手でやるってことはないだろう、CPUみたいに手間暇かけてもペイするようなものなら若干あるかもしれんけど。フロアプランの方は 30年くらい前から登場したら消えていくの繰り返しだったけど、現在もそうなのか。
メモリ・コアの配線は手でやってるでしょ（少なくとも数年前に関わった時には手でやってた）以前、ベンダー主催のイベントへ行ったら、「メモリ・コアと液晶ドライバの自動配線が究極目標です」って言ってたぞ
それは手間暇かけてもペイするところだろ。
多くの設計者にとって、CPUコアはARMからフィジカルIPで買うものだし、メモリもメモリコンパイラ使ってブラックボックスで使うもの。というわけで多くのデジタル設計者にとっては、レイアウトは自動配置配線ですね。
多分一線から離れているのだと思いますが、配置配線ツールは大幅に進化してますよ。フロアプランにAIの技術導入するのはもちろんのこと、キャパ拡大のためにGPUも使えます。10年前のツールで7nm以降の設計とか、ちょっと考えられない。
そもそも、>設計プロセスが関係しているということは、多分、論理合成ツールとかの話ではなくレイアウト設計ツールの話なんだよな。
これがもう間違いで、論理合成やアナログ回路設計のツールでもプロセスによる制約があります。FinFET以降はDTCOが当たり前なので、EDAツールにはFinFET以前と以後で製品が違ったり、同じ
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人生unstable -- あるハッカー
経済制裁対策 (スコア:1)
EDAツール経済制裁されるとまともに半導体設計できないからね
今後中国は、EDAやら、CAD/CAMやら、欧米に頼ってる基幹ソフトウェアの国産化を進めるのでは？
Re:経済制裁対策 (スコア:0)
今回の話はEDAツールを国産化した話ではでは？
Re: (スコア:0)
そうです。その理解であっております。
Re: (スコア:0)
設計プロセスが関係しているということは、多分、論理合成ツールとかの話ではなくレイアウト設計ツールの話なんだよな。
今までの自動レイアウト設計ツールのお馬鹿さ加減を知っている身としては、時間とお金が許すなら現在の知見で一から作ったほうが遥かにいいものができそうな気がする。
今だにフロアプランも配置配線も優秀なエンジニアが手動で作ったほうが出来が良いって、Ｃコンパイラだったら何年前に通り過ぎた場所だよ。
GPGPUとかAIなんかがとても有効そうな分野なのに、CadenceとSynopsysによる寡占が進んで競争がないから、ほとんど進歩していない。
Re: (スコア:0)
＞CadenceとSynopsysによる寡占が進んで競争がないから、ほとんど進歩していない。
ほとんど進歩していない事は否定しないけど、進歩すればいいものでもない。
サインオフツールとして一番大切なのは「信頼出来る事」であって、新しい機能を
追加したけどおまけでエンバグまでしたなんてものじゃ使い物にならない。
ソフトウェア的な発想ならバグは見つかったら叩けばいいのかもしれないけど
サインオフツールがそんな状態なら億単位で出戻りが発生する。
# まあ中国なら国レベルで金を補償するからイケイケで進む可能性もあるけど…
Re: (スコア:0)
半導体設計には、何億人もの嫁が必要なんか...大変だな。
Re: (スコア:0)
仰ることはほとんど同意なんで、時間とお金が許すならという防衛戦を張っていた。
サインオフ検証ツールと違って、レイアウト設計ツールの信頼性はそこまでクリティカルじゃない。
でも、Mentor Graphicsは競合が居ないのに、並列処理とかへの取り組み方が半端ない。
Re: (スコア:0)
配置配線を手でやるってことはないだろう、CPUみたいに手間暇かけてもペイするようなものなら若干あるかもしれんけど。
フロアプランの方は 30年くらい前から登場したら消えていくの繰り返しだったけど、現在もそうなのか。
Re: (スコア:0)
メモリ・コアの配線は手でやってるでしょ（少なくとも数年前に関わった時には手でやってた）
以前、ベンダー主催のイベントへ行ったら、「メモリ・コアと液晶ドライバの自動配線が究極目標です」って言ってたぞ
Re: (スコア:0)
それは手間暇かけてもペイするところだろ。
Re: (スコア:0)
多くの設計者にとって、CPUコアはARMからフィジカルIPで買うものだし、メモリもメモリコンパイラ使ってブラックボックスで使うもの。
というわけで多くのデジタル設計者にとっては、レイアウトは自動配置配線ですね。
Re: (スコア:0)
多分一線から離れているのだと思いますが、配置配線ツールは大幅に進化してますよ。
フロアプランにAIの技術導入するのはもちろんのこと、キャパ拡大のためにGPUも使えます。
10年前のツールで7nm以降の設計とか、ちょっと考えられない。
そもそも、
>設計プロセスが関係しているということは、多分、論理合成ツールとかの話ではなくレイアウト設計ツールの話なんだよな。
これがもう間違いで、論理合成やアナログ回路設計のツールでもプロセスによる制約があります。
FinFET以降はDTCOが当たり前なので、EDAツールにはFinFET以前と以後で製品が違ったり、同じ