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big.LITTLE的構成に目が向きがちだけど、Intelがこれで実現したいことは3Dパッケージングのほうだと思われる。平面ではなく立体にすることで微細化の技術限界によるパッケージ肥大化を打破しようとしているのでは?ただ、積層化すればするほど熱源は増える+滞留しやすいので、メーカーからの熱設計とパフォーマンス要請を考えると、big.LITTLE的構成に今のところ行きついたということだと思う。
現状だとbig.LITTLEはワンチップで実装してるっぽいよ
いや、LakeFieldでもそうだけど、RyzenでいうところのIOダイ下に乗せるところからでしょ。で、その面積分をCPU/GPUなどに振り分けることで、同じ面積で現時点で効率の良い実装がAlderLakeなんだと思われる。そのうちCPUやGPU随時平面から積層実装に変えていくことで底面積比のトランジスタ数を上げて、結果処理能力あげていく感じではないかなと。
ただ問題は積層すればするだけ熱関係の問題が出やすくなるので、ひたすら高性能コア側はひたすらにIPC追っかけるのと、その高性能コアをできるだけ使わせないように低発熱の低負荷用コア側をマシマシにしていく感じに向かうかと。
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アレゲはアレゲ以上のなにものでもなさげ -- アレゲ研究家
これの本質は「3Dパッケージング」 (スコア:0)
big.LITTLE的構成に目が向きがちだけど、Intelがこれで実現したいことは3Dパッケージングのほうだと思われる。
平面ではなく立体にすることで微細化の技術限界によるパッケージ肥大化を打破しようとしているのでは?
ただ、積層化すればするほど熱源は増える+滞留しやすいので、
メーカーからの熱設計とパフォーマンス要請を考えると、big.LITTLE的構成に今のところ行きついたということだと思う。
Re: (スコア:0)
現状だとbig.LITTLEはワンチップで実装してるっぽいよ
Re: (スコア:0)
いや、LakeFieldでもそうだけど、RyzenでいうところのIOダイ下に乗せるところからでしょ。
で、その面積分をCPU/GPUなどに振り分けることで、同じ面積で現時点で効率の良い実装がAlderLakeなんだと思われる。
そのうちCPUやGPU随時平面から積層実装に変えていくことで底面積比のトランジスタ数を上げて、結果処理能力あげていく感じではないかなと。
ただ問題は積層すればするだけ熱関係の問題が出やすくなるので、ひたすら高性能コア側はひたすらにIPC追っかけるのと、
その高性能コアをできるだけ使わせないように低発熱の低負荷用コア側をマシマシにしていく感じに向かうかと。