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超高速で描画するのだとは思うが、回路の集積度も高いと描画するパターンも膨大になり、めっちゃ時間がかかりそうだが。
> 両社が共同で市場投入するＤＬＴ装置は、インターポーザーや半導体パッケージ基板に配線を描くのに使う。
CPUの緑色とかアズキ色の部分やね
露光装置の制約上露光可能な面積は600mm2強に制限されるけれど、それらを2つ以上繋ぎ合わせてより大きなダイとして使う際の配線用の技術ということですか。今の主流はダイを分割してパッケージの際に接続する流れになってはいますが、ダイが大きくなるほど歩留まりは悪化するという問題を無視してでも分割したくないという潜在的な需要があるので開発されたということなんですかね。
自己レスパーケージって明言されてるじゃないですか
複数のダイを一つにパッケージするための土台のシリコンは同然個々のダイより巨大になるのでマスク使って作るのには大きさの限界があるため、直接描いてより大きな土台を使用する為かな。今までは配線密度がそれほど高くなかったのでどうにかなっていたけれど、ダイ間の通信帯域確保のために配線数増やすために開発されたのですかね。
IntelのCPUとかNvidiaのGPUとか、ああいう端子数の多い先端半導体のパッケージに使うビルドアップ基板向けですね。配線幅は数um～10umと、一般的なプリント基板より一桁微細なのでパッケージ基板専用の露光装置を使ってパターンを作ってます。そして、先端のCPU/GPU向けパッケージ基板の露光装置では、ウシオ電機が100%近い独占的なシェアを持ってます。
今回のは業界のリーダーが次世代向けの開発のため、世界最大の半導体製造装置メーカーであるAMAT（アプライドマテリアルズ）と組むという話。
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アレゲは一日にしてならず -- アレゲ見習い
露光時間 (スコア:1)
超高速で描画するのだとは思うが、回路の集積度も高いと描画するパターンも膨大になり、めっちゃ時間がかかりそうだが。
Re:露光時間 (スコア:1)
Re: (スコア:0)
> 両社が共同で市場投入するＤＬＴ装置は、インターポーザーや半導体パッケージ基板に配線を描くのに使う。
CPUの緑色とかアズキ色の部分やね
Re: (スコア:0)
露光装置の制約上露光可能な面積は600mm2強に制限されるけれど、それらを2つ以上繋ぎ合わせてより大きなダイとして使う際の配線用の技術ということですか。
今の主流はダイを分割してパッケージの際に接続する流れになってはいますが、ダイが大きくなるほど歩留まりは悪化するという問題を無視してでも分割したくないという潜在的な需要があるので開発されたということなんですかね。
Re: (スコア:0)
自己レス
パーケージって明言されてるじゃないですか
複数のダイを一つにパッケージするための土台のシリコンは同然個々のダイより巨大になるのでマスク使って作るのには大きさの限界があるため、直接描いてより大きな土台を使用する為かな。
今までは配線密度がそれほど高くなかったのでどうにかなっていたけれど、ダイ間の通信帯域確保のために配線数増やすために開発されたのですかね。
Re: (スコア:0)
IntelのCPUとかNvidiaのGPUとか、ああいう端子数の多い先端半導体のパッケージに使うビルドアップ基板向けですね。
配線幅は数um～10umと、一般的なプリント基板より一桁微細なのでパッケージ基板専用の露光装置を使ってパターンを作ってます。
そして、先端のCPU/GPU向けパッケージ基板の露光装置では、ウシオ電機が100%近い独占的なシェアを持ってます。
今回のは業界のリーダーが次世代向けの開発のため、世界最大の半導体製造装置メーカーであるAMAT（アプライドマテリアルズ）と組むという話。